Основы схемотехники ЭВМ презентация

[e-mail]
Тема письма:
БГУИР. … .
Ковалевский Вячеслав Викторович

Лекция 1. Представление информации. Системы счисления.
Формат с фиксированной запятой
План лекции:
История развития вычислительной техники.
Понятие информации.
Принцип программного управления.
Двоичная и шестнадцатеричная системы счисления.
Прямой и дополнительный код.
Арифметические действия в Формате ФЗ.
Переполнение.
Экзаменационные вопросы:
Информационная система. Информация. История развития компьютера.
Позиционные системы счисления. Перевод чисел из одной системы счисления в другую.
Арифметика ЭВМ. Представление чисел в форме с фиксированной точкой.
Сложение в формате с фиксированной точкой. Переполнение.
Операция вычитания с фиксированной точкой. Дополнительный код числа.

Лекция 2. Формат с плавающей запятой. Стандарт IEEE 754. Погрешности. Обратная польская запись
План лекции:
Формат чисел с плавающей запятой.
Стандарт IEEE 754.
Особенности операций в формате с плавающей запятой.
Переполнение порядков.
Точность вычислений.
Обратная польская запись.
Экзаменационные вопросы:
Представление чисел в форме с плавающей точкой. Мантисса и характеристика числа.
Нормализованные и денормализованные числа. Погрешность представления числа.
Арифметические операции в формате с плавающей точкой.
Стандарт IEEE 754.
Формат BCD. Представление текстовой информации. ASCII.

Лекция 3. Логические основы ЭВМ. Минимизация.
План лекции:
Понятия алгебры логики.
Аксиомы и законы алгебры логики.
Логические функции: конъюнкция, дизъюнкция, инверсия и другие функции.
Преобразование логических выражений.
Логические элементы.
Логические (комбинационные) схемы.
Понятие о минимизации логических выражений.
Экзаменационные вопросы:
Алгебра логики. Переменные и константы алгебры логики.
Законы и аксиомы алгебры логики. Логические функции.
Конъюнкция. Дизъюнкция. Инверсия. Функционально полная система ЛФ. Функции И-НЕ, ИЛИ-НЕ, Исключающее ИЛИ.
Формы представления ЛФ. Таблица истинности. СДНФ и СКНФ. Переход от одной формы к другой.
Преобразование логических выражений. Склеивание. Минимизация логических выражений.

Лекция 4. Основы схемотехники ЭВМ.
План лекции:
Логический элемент как физическое устройство.
RS-триггер – бистабильная ячейка.
Понятие синхронизации.
Типы триггеров.
Узлы ЭВМ: регистры, счетчики, сумматоры, шифраторы и дешифраторы, мультиплексоры, АЛУ.
Экзаменационные вопросы:
Логический элемент. Логическая (комбинационная) схема. ЛЭ как физическое устройство.
Обратная связь. Бистабильная ячейка – триггер. RS-триггер, D-триггер, T-триггер.
Синхронный триггер. Понятие о синхронизации.
Узлы ЭВМ. Регистры. Счетчики. Сумматоры. Шифраторы и дешифраторы. Мультиплексоры. АЛУ.

Логический элемент как физическое устройство
Для описания функционирования цифровых схем используется алгебра логики (Булева алгебра).
В основу алгебры логики положено понятие «событие», которое может наступить, либо не наступить. Наступившее событие считается истинным и выражается уровнем логической «1», не наступившее событие считается ложным и выражается уровнем логического «0».
На событие влияют переменные (аргументы), причем влияют по определенному закону (логическая функция).

Логические (комбинационные) схемы
Логическая схема (ЛС), или схема «без памяти», состоит из логических элементов (ЛЭ), соединенных между собой (выходы одних ЛЭ соединены со входами других ЛЭ), причем обратные связи отсутствуют.

Логические элементы
ИЛИ
И
НЕ
И-НЕ
Логической функцией является функция: у = f(x1, x2,… xn), принимающая значения «0/1»:
ИЛИ-НЕ
Исключающее ИЛИ

Логические элементы
ИЛИ
И
НЕ
И-НЕ
ИЛИ-НЕ
Исключающее ИЛИ
Логической функцией является функция: у = f(x1, x2,… xn), принимающая значения «0/1»:

Пример реализации ЛФ
(«Сумматор» -суммирование чисел (2))
«Сумматор» является неотъемлемой частью АЛУ любого процессора. Составной частью сумматора является набор ЛЭ, выполняющих функцию:
«Исключающее ИЛИ с переносом остатка»
Результат сложения двух двоичных чисел:
1+1=10
при этом формируется «единица переноса» в следующий старший разряд – на элемент, который участвует в операции суммирования в следующем старшем разряде.
Для этого в схему добавляется ещё один вывод «переноса» - «Р».

Пример реализации ЛФ
(Схема охранной сигнализации на ЛЭ)
Генератор (Г) вырабатывает сигнал сирены, подавая его на ЛЭ «И» (DD2).
При замкнутых состояниях охранных ключей (S1 – S4), U питания проходит с резисторов (R1-R4) на них, на входах ЛЭ «ИЛИ» (DD1) - «0», следовательно на ЛЭ «И» (DD2) также «0», значит на затворе усилителя из транзистора (VT) также «0».
В случае размыкания хотя бы одного из ключей (S1-S4), на соответствующий вход DD1 поступит напряжение уровня «1», что приведёт к появлению «1» на втором входе элемента «И» DD1. Это позволит сигналу с генератора Г поступать на затвор транзистора, в нагрузке которого стоит динамик.

Триггер
Триггеры (англ. Trigger - защёлка, спусковой крючок), являются простейшими устройствами с памятью.
Если выходные сигналы ЛЭ и комбинационных микросхем однозначно определяются их входными сигналами, то выходные сигналы триггеров благодаря наличию обратной связи зависят также от предыдущей последовательности входных сигналов.
Сам триггер не является базовым элементом, собирается из более простых логических схем.
Виды триггеров: RS, T, D, C, JK,

Схема с обратной связью
Обратная связь

Схема с обратной связью
1
1
1
1
?
?
?
?
?
?
Обратная связь не позволяет определить состояние схемы, руководствуясь только состояниями входов

Схема с обратной связью
1
1
1
1
1
1
0
1
0
1
0
1
0
Первое устойчивое состояние схемы:
на выходе – «единица»

Схема с обратной связью
1
1
0
1
1
1
1
0
1
1
0
1
0
Второе устойчивое состояние схемы:
на выходе – «ноль»

Схема с обратной связью
0
0
1
1
0
1
1
0
0
1
1
0
1
0
0
1
1
0
0
1
0
1
0
1
0
1
Неустойчивое состояние схемы:
на выходе – последовательность состояний: «0» - «1» - «0» - «1» - «0» - …

RS-триггер
RS-триггер - это триггер с раздельной установкой состояний логического нуля и единицы (с раздельным запуском). Он имеет два информационных входа S и R.
По входу S триггер устанавливается в состояние Q=1 (/Q=0)
По входу R - в состояние Q = 0 (/Q = 1)

RS-триггер – бистабильная ячейка
Таблица переходов

RS-триггер – бистабильная ячейка
Пример временной диаграммы

RS-триггер – бистабильная ячейка
Пример временной диаграммы

RS-триггер – бистабильная ячейка
Таблица переходов

RS-триггер – бистабильная ячейка
Таблица переходов
С

RS-триггер – бистабильная ячейка
Пример реализации на РЭ компонентах

JK-триггер – бистабильная ячейка
Таблица переходов
Исключено запрещённое состояние - при подаче двух единиц JK триггер превращается в счётный триггер

D-триггер
(англ. Delay-задержка)
Таблица переходов
В RS триггере сигналы установки и сброса не могут появляться одновременно, поэтому можно объединить эти входы при помощи инвертора:

D-триггер
Пример временной диаграммы

T-триггер
(счетный)
Таблица переходов
После поступления на вход T импульса, состояние триггера меняется на прямо противоположное

T-триггер
Пример временной диаграммы

Функциональные узлы ЭВМ
Регистры
Счетчики
Шифраторы
Дешифраторы
Мультиплексоры
Сумматоры
АЛУ

Регистры
Регистр — устройство, используемое для хранения n-разрядных двоичных данных и выполнения преобразований над ними.
Регистр представляет собой упорядоченный набор триггеров (обычно D) число которых соответствует числу разрядов в слове. С каждым регистром обычно связано комбинационное цифровое устройство, с помощью которого обеспечивается выполнение некоторых операций над словами.
Основой построения регистров являются:
D-триггеры, RS-триггеры, JK-триггеры.

Регистры
…

Счетчики
C
0
1
2
3
На выходах двоичный (двоично-десятичный) код, определяемый числом поступивших импульсов.
Счётчики на двухступенчатых D-триггерах, T-триггерах и JK-триггерах.

Дешифраторы
D2 D1 D0
0 1 1
y0
y1
y2
y3 – active
y4
y5
y6 y7
n вх
k вых
Дешифратор (англ. decoder)— комбинационная схема, преобразующая n-разрядный двоичный код в k-ичный одноединичный код, где k — основание системы счисления.

Шифраторы
m вых
n вх
Шифратор (англ. encoder) - логическое устройство, выполняющее логическую функцию преобразования позиционного n-разрядного кода в m-разрядный двоичный код.

Мультиплексоры
S=0 ⇒ Y = A
S=1 ⇒ Y = B
Устройство, имеющее несколько сигнальных входов, один или более управляющих входов и один выход.
Мультиплексор позволяет передавать сигнал с одного из входов на выход; при этом выбор желаемого входа осуществляется подачей соответствующей комбинации управляющих сигналов.

Сумматоры
Сумматор — устройство, преобразующее информационные сигналы (аналоговые или цифровые) в сигнал, эквивалентный сумме этих сигналов, другими словами - устройство производящее операцию сложения.

Сумматоры
Комбинационный сумматор
An-1 … A0
Bn-1 … B0
Sn-1 … S0
S = A + B + C0
S = A + B + C0
Комбинационные сумматоры - сумматоры на логических элементах, которые каждый раз складывают слагаемые и бит переноса

Сумматоры
Накапливающий сумматор
S = S + B + C0
Сумматор накапливающего типа - это схема с памятью.
Задаётся первое слагаемое X и запоминается в памяти сумматора. Затем подаётся второе слагаемое Y. Затем на выходе сумматора формируется S и сигнал переноса.

Арифметико-логическое устройство (АЛУ)
В АЛУ выполняются арифметические и логические операции над двоичными числами. Состоит из сумматоров, регистров для кратковременного хранения чисел и устройства управления.
Основные параметры:
Разрядность (32–64 разряда в современных компьютерах)
Быстродействие (время выполнения одной элементарной операции, напр. сложения).
Строится с помощью ЛЭ

АЛУ (ALU)
Комбинационное АЛУ
An-1 … A0
Bn-1 … B0
Yn-1 … Y0
Y = F(A, B, C0)

АЛУ (ALU)
АЛУ накапливающего типа

Структура процессора

Регистры процессора

Регистр признаков (PSW)
Cлово состояния процессора (ССП)
англ. PSW — Processor Status Word

Структура процессора Intel

Структура компьютера

Структура компьютера